adc – Traduction – Dictionnaire Keybot

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Keybot 568 Résultats  www.analog.com  Page 9
  Soft Clipping vs. Hard ...  
High Speed ADC > 10MSPS
集積/特殊用途用コンバータ
  Soft Clipping vs. Hard ...  
Precision ADC ≤ 10MSPS
高速ADC>10MSPS
  ADC Input Noise: The Go...  
Figure 7. AD6645 14-bit, 105-MSPS ADC simplified block diagram.
図8. AD6645のサブレンジ・ポイントのDNL誤差(強調した図)
  ADC Input Noise: The Go...  
Figure 5. Using dither to randomize ADC transfer function.
特にワイドバンド・レシーバで、もっと簡単に実現できる別の方法があります。図6に示すように、
  ADC Input Noise: The Go...  
ENOB is calculated by substituting the ADC’s computed SINAD for SNR in Equation 5 and solving equation for N.
SINADとENOBの計算に使用したノイズと歪みには、入力換算ノイズだけでなく量子化ノイズや歪みの項が含まれています。SINADとENOBはADCのダイナミック性能の測定に使用しますが、実効分解能とノイズフリー・コード分解能は、基本的にDC入力の条件下でのADCのノイズの測定に使用します。この場合、量子化ノイズは問題になりません。
  ADC Input Noise: The Go...  
ADC Input Noise: The Good, The Bad, and The Ugly. Is No Noise Good Noise?
ADCの入力ノイズ:良いノイズと悪いノイズと厄介なノイズ 良いノイズとはノイズ・ゼロのこと?
  Balancing Phase in High...  
ADC imbalance is caused by a mismatch in phase. The converter can tolerate a certain degree (pun intended) of phase mismatch, but keeping it to 4° or less will yield the best performance. The converter has some inherent imbalance, but designers work hard to keep the IC well balanced internally.
ADCアンバランスは、位相の不整合(ミスマッチ)が原因です。位相の不整合が度を過ぎなければ(駄洒落ですが)、コンバータは正常動作を維持でき、位相差が4°またはそれ以下であれば、最適な性能を発揮することができます。コンバータには若干の固有のアンバランスがあります。しかし設計者であれば、ICを内部的にバランスさせるために懸命の努力を払うのが普通です。
  ADC Input Noise: The Go...  
—modeled as a noise source connected in series with the input of a noise-free ADC. Input-referred noise is not to be confused with
を持っており、ノイズフリーのADCの入力にノイズ源が直列に接続されているようにモデル化することができます。入力換算ノイズを量子化ノイズと混同しないことが必要です。
  ADC Input Noise: The Go...  
across the ADC input range, thereby reducing the average DNL error. Experimentally, it was determined that making the peak-to-peak dither noise cover about two ADC1 transitions gives the best improvement in DNL.
図9の最初の図は、入力信号レンジの小さい部分でのディザなしのDNLを示しています。このレンジには、68.75mV(512LSB)離れた2つのサブレンジ・ポイントが含まれています。2番目の図は、155LSB rmsのディザを追加(および後で除去)した後のDNLを示しています。このディザの量は約-20.6dBmです。DNLが大幅に改善されていることがわかります。
  Soft Clipping vs. Hard ...  
Another important difference between ADCs and amplifiers is their behavior when overdriven. An amplifier's gain gracefully compresses as its input is increased. Eventually the amplifier’s output reaches a maximum level and clips, resulting in large odd-order distortion products (the clipped signal starts to look like a square wave, whose spectral content comprises a sum of odd-order harmonics).
ADCとアンプのもう一つの重要な違いは、オーバードライブ時の動作です。アンプのゲインは、入力の増大に伴ってきれいに圧縮されていきます。最終的にアンプの出力は最大レベルに到達し、クリップされます。その結果、大きな奇数次の歪み成分が発生します(クリップされた信号は矩形波のような形状をとり始めますが、そのスペクトル成分は奇数次高調波の合計を含みます)。ADCはそのように優雅な動作をすることはなく、入力電圧が入力範囲を越えるといきなり出力がクリップされます。これによって、歪みに大きな変化が生じます。ADCによっては、入力振幅がフルスケールにかなり近い値でも優れた性能を維持するものもありますが、どのADCも入力が飽和すると性能が急激に低下します。ある設計者が、アナログ・デバイセズのVisualAnalog™ソフトウェアでFFTをモニタしているときに、考えられないような大きな歪みの変化が現れて、私に問い合わせてきました。結局、平均振幅をフルスケールよりわずか0.05dBだけ小さい値に設定していたというだけでした。時間の経過とともに入力が変化し、たとえ0.1dBだけの増大でもクリッピングが生じることがあり、それによって奇数次歪みでは40dBの変化が生じたのです。私は、高品質のゲイン制御ループを実装することをお勧めしました。
  ADC Input Noise: The Go...  
. Input-referred noise is most often characterized by examining the histogram of a number of output samples, while the input to the ADC is held constant at a dc value. The output of most high speed or high resolution ADCs is a distribution of codes, typically centered around the nominal value of the dc input (see Figure 2).
」といいます)。ノイズがほぼガウス分布であることから、ヒストグラムの標準偏差σを計算できますが、これが実効入力rmsノイズになります。ヒストグラムのデータからσの値を計算する方法については、「参考文献」の6を参照してください。一般に、このrms ノイズはLSB rmsで表しますが、これはADCのフルスケール入力レンジを基準にしたrms電圧に対応するものです。アナログ入力レンジをデジタル数値の
  Overranged Converter Re...  
Figure 1. ADC overrange recovery.
図1. ADCのオーバーレンジ回復
  Programmable ADC Input ...  
Programmable ADC Input Range Provides System Benefits
プログラマブル入力範囲を持つADCで得られる システムのメリット
  A datasheet or SPICE ma...  
AN-737: How ADIsimADC Models an ADC (Rev. B) PDF
AN-737: ADIsimADCによるADCモデリングの方法 (Rev. B) PDF
  Missing Half the Signal...  
A downsampler for decimation of the ADC data.
(今号、Issue125:おお、CMRR、CMRR! あなたはなぜCMRR なの?)を
  ADCs for High Dynamic R...  
Which ADC Architecture Is Right for Your Application?
The Data Conversion Handbook, 2005
  Gain specification a bi...  
AN-835: Understanding High Speed ADC Testing and Evaluation (Rev. B) PDF
MS-2022: 信号の A/D 変換を正しく行う7 つのステップ (シグナル・コンディショニングのノイズ計算) PDF
  The Electromotive Force...  
Ultralow Power, Low Distortion ADC Driver
オペアンプ、ローノイズ(1nV/√Hz)、低消費電力、デュアル、レールtoレール出力
  Correlating Specificati...  
MT-004: The Good, the Bad, and the Ugly Aspects of ADC Input Noise - Is No Noise Good Noise? PDF
AN-835: 高速A/Dコンバータ(ADC)のテストと評価について (Rev. 0) PDF
  Correlating Specificati...  
I invite you to comment on ADC Noise in the Analog Dialogue Community on EngineerZone.
入力信号なしでAD9434のFFTを実行する方法もあります。FFTからは、67.5 dBFSのSNRを算出できます。この結果を使って入力換算ノイズを計算すると、1.22 LSBが得られます。これはヒストグラムの結果の0.02 LSB以内の値です。少し調整が必要かもしれませんが、高速ADCの入力換算ノイズとSNRをうまく関連付けることができます。
  Gain specification a bi...  
Can you explain why the minimum and maximum gain errors specified by my ADC differ so much?
私が使おうとしているADCに規定されている最小と最大ゲイン誤差の差がなぜこんなに大きいのか教えてくれませんか?
  ADCs for High Dynamic R...  
I need 100-dB dynamic range for a medical imaging application. Can you help me choose between successive-approximation and sigma-delta ADC architectures?
医療用画像処理アプリケーションでは100dBのダイナミック・レンジが必要です。ADCの方式は逐次比較型とシグマ・デルタ型のどちらがよいか助言していただけますか?
  Missing Half the Signal...  
When using an ADC's internal digital downconversion (DDC) processing for decimation, my single tone real input signal is losing 6 dB of power. What is happening?
ADCの内蔵デジタル・ダウンコンバージョン(DDC)処理を使用してデシメーションを行うと、シングル・トーンの実入力信号のパワーが6dB低下します。何が起こっているのでしょうか?
  Correlating Specificati...  
In Switching Bits, we covered why input referred noise causes high-speed ADC outputs to switch even though the analog input is static. Input referred noise and SNR are related, but only if you compare them under the same test conditions.
「切り替わる出力のデータビット」で、アナログ入力が静的な場合でも入力換算ノイズによって高速A/Dコンバータ(ADC)出力が切り替わる理由を説明しました。入力換算ノイズとSNRには関連がありますが、これは同じテスト条件で比較した場合だけです。
  Overranged Converter Re...  
In the early days of high-speed ADCs, overrange recovery was tested with a full-scale pulse that was offset either 10% positive or 10% negative. The ADC was tested to see how many samples were required for it to recover from the overrange.
初期の頃の高速ADCでは、正側または負側のどちらかを10%オフセットしたフルスケール・パルスでオーバーレンジ回復をテストしていました。ADCがオーバーレンジから回復するのにいくつのサンプル数が必要かを試験します。数ボルトの標準的なADC入力範囲では、回復するのに数回のクロック・サイクルが必要でした。最新世代のGSPS(ギガ・サンプル/秒を備えた)ADCでは、仕様に定める回復時間は1~2クロック・サイクルなので、パルスを生成して回復時間を測定するのはほぼ不可能です。では、どうすれば回復を確認できるのでしょうか?
  Overranged Converter Re...  
In the early days of high-speed ADCs, overrange recovery was tested with a full-scale pulse that was offset either 10% positive or 10% negative. The ADC was tested to see how many samples were required for it to recover from the overrange.
初期の頃の高速ADCでは、正側または負側のどちらかを10%オフセットしたフルスケール・パルスでオーバーレンジ回復をテストしていました。ADCがオーバーレンジから回復するのにいくつのサンプル数が必要かを試験します。数ボルトの標準的なADC入力範囲では、回復するのに数回のクロック・サイクルが必要でした。最新世代のGSPS(ギガ・サンプル/秒を備えた)ADCでは、仕様に定める回復時間は1~2クロック・サイクルなので、パルスを生成して回復時間を測定するのはほぼ不可能です。では、どうすれば回復を確認できるのでしょうか?
  Correlating Specificati...  
MT-006: ADC Noise Figure - An Often Misunderstood and Misinterpreted Specification PDF
MT-001:「S/N 比=6.02N+1.76DB」、その意味と利用上の注意点 PDF
  Overrange Flag Indicate...  
What will the output data from an ADC look like during an overrange event?
オーバーレンジが発生するとA/Dコンバータ(ADC)の出力データはどのようになるのでしょうか?
  Overranged Converter Re...  
Application Note AN-835, Understanding High-Speed ADC Testing and Evaluation, defines overrange recovery as the time required for an ADC to recover to the rated accuracy after an input transient moves from 10% above positive full scale to 10% above negative full scale or from 10% below negative full scale to 10% below positive full scale.
アプリケーション・ノートAN-835「高速A/Dコンバータ(ADC)のテストと評価について」によると、オーバーレンジ回復とは、入力信号の過渡が正側のフルスケールを10%上回ったところから負のフルスケールを10%上回るところまで移動した後、または負のフルスケールを10%下回ったところから正のフルスケールを10%下回るところまで移動した後、ADCが定格精度へ戻るのに要する時間を意味します。
  Overranged Converter Re...  
Application Note AN-835, Understanding High-Speed ADC Testing and Evaluation, defines overrange recovery as the time required for an ADC to recover to the rated accuracy after an input transient moves from 10% above positive full scale to 10% above negative full scale or from 10% below negative full scale to 10% below positive full scale.
アプリケーション・ノートAN-835「高速A/Dコンバータ(ADC)のテストと評価について」によると、オーバーレンジ回復とは、入力信号の過渡が正側のフルスケールを10%上回ったところから負のフルスケールを10%上回るところまで移動した後、または負のフルスケールを10%下回ったところから正のフルスケールを10%下回るところまで移動した後、ADCが定格精度へ戻るのに要する時間を意味します。
  Correlating Specificati...  
An ADC’s SNR can be used to calculate the equivalent rms input noise as
ADCのSNRを使用して、次式のように等価のRMS入力ノイズを計算することができます。
  ADCs for High Dynamic R...  
Figure 1. Oversampling of Nyquist ADC
図1. ナイキストADCのオーバーサンプリング
  Looking for Trouble in ...  
ADC Drivers
RFアンプ
  Programmable ADC Input ...  
MT-228: High Speed ADC Analog Input Interface Considerations PDF
MT-228: 高速ADCアナログ入力インターフェースの考慮事項 PDF
  Correlating Specificati...  
Low Power Differential ADC Driver
差動A/Dコンバータ・ドライバ、低消費電力、低価格
  ADCs for High Dynamic R...  
The dynamic range of an ADC can be increased by adding a programmable-gain amplifier or operating multiple ADCs in parallel, using digital post-processing to average the result, but these methods can be impractical due to power, space, and cost constraints.
工業、計装、医療機器に使われている高性能データ・アクイジションのシグナル・チェーンでは、高ダイナミック・レンジと高精度が求められます。ADコンバータ(ADC)のダイナミック・レンジを向上させるには、プログラマブル・ゲイン・アンプを追加するか、あるいは複数のADCを並列に動作させて、後段のデジタル処理によって結果を平均する方法がありますが、これらの方法は、電力、スペース、コストの制約があるため非現実的です。オーバーサンプリングを行えば、ADCは低コストで高ダイナミック・レンジを達成でき、同時にスペース、熱、電力の厳しい設計条件にも対応することができます。
  Practical Filter Design...  
ADC Input Protection
量化可能会引入数字噪声
  Difference Amplifier Fo...  
G = 0.2, Level Translation, 16-Bit ADC Driver
G = 0.2、电平转换、16位ADC驱动器
  Practical Filter Design...  
16-Bit, 1 MSPS PulSAR® ADC in MSOP/QFN
16位、1 MSPS PulSAR® ADC,采用MSOP/QFN封装
  Practical Filter Design...  
Limitations of an RC Antialias Filter Interfacing to an ADC Front End
根据架构不同,ADC 会有不同的输入电阻,这会影响输入滤 波器设计。以下考虑关系到ADC 模拟输入滤波器的设计。
  What's the (Converter) ...  
AN-935: Designing an ADC Transformer-Coupled Front End (Rev. 0) PDF
AD9204/AD9231/AD9251 S-Parameter Data XLS
  ADCs for High Dynamic R...  
Although both ADC topologies can accurately measure low-frequency signals, the power consumption of a SAR ADC scales with throughput rate, reducing power consumption by at least 50% as compared to Σ-Δ ADCs, which typically consume a fixed amount of power.
どちらのADC構成でも正確に低周波数信号を測定できますが、SAR ADCの消費電力はスループット・レートに比例しており、一般に一定量の電力を消費するΣΔADCと比較すると少なくとも50%少なくなります。たとえば、アナログ・デバイセズの5MSPS、18ビットSAR ADCの AD7960は、高スループット・レートで消費電力が直線的に大きくなる製品の例です。
  Are Your Filters Filter...  
1 AN-835 - Understanding High Speed ADC Testing and Evaluation. (pdf)
1AN-835: 高速A/Dコンバータ(ADC)のテストと評価について (pdf, 2.12 MB)
  ADCs for High Dynamic R...  
The low-pass filter placed in front of a SAR ADC minimizes aliasing and reduces noise by limiting bandwidth. The high oversampling ratio and digital filter of Σ-Δ ADCs minimize the anti-aliasing requirements at their analog inputs, and oversampling reduces the overall noise.
SAR ADCでは、前段にローパス・フィルタを接続して帯域幅を制限することで、エイリアシングを最小限に抑えてノイズを低減します。ΣΔ ADCでは、高オーバーサンプリング比とデジタル・フィルタでアナログ入力でのアンチエイリアシング条件を最小限に抑え、オーバーサンプリングによって全体のノイズを低減します。さらに柔軟性を高めるために、FPGA上でカスタムのデジタル・フィルタを形成することもできます。
  ADCs for High Dynamic R...  
Although both ADC topologies can accurately measure low-frequency signals, the power consumption of a SAR ADC scales with throughput rate, reducing power consumption by at least 50% as compared to Σ-Δ ADCs, which typically consume a fixed amount of power.
どちらのADC構成でも正確に低周波数信号を測定できますが、SAR ADCの消費電力はスループット・レートに比例しており、一般に一定量の電力を消費するΣΔADCと比較すると少なくとも50%少なくなります。たとえば、アナログ・デバイセズの5MSPS、18ビットSAR ADCの AD7960は、高スループット・レートで消費電力が直線的に大きくなる製品の例です。
  ADCs for High Dynamic R...  
Although both ADC topologies can accurately measure low-frequency signals, the power consumption of a SAR ADC scales with throughput rate, reducing power consumption by at least 50% as compared to Σ-Δ ADCs, which typically consume a fixed amount of power.
どちらのADC構成でも正確に低周波数信号を測定できますが、SAR ADCの消費電力はスループット・レートに比例しており、一般に一定量の電力を消費するΣΔADCと比較すると少なくとも50%少なくなります。たとえば、アナログ・デバイセズの5MSPS、18ビットSAR ADCの AD7960は、高スループット・レートで消費電力が直線的に大きくなる製品の例です。
  Electromagnetic Flow Me...  
4-channel, 12-bit ADC
4通道, 12位 ADC
  ADCs for High Dynamic R...  
The dynamic range of an ADC can be increased by adding a programmable-gain amplifier or operating multiple ADCs in parallel, using digital post-processing to average the result, but these methods can be impractical due to power, space, and cost constraints.
工業、計装、医療機器に使われている高性能データ・アクイジションのシグナル・チェーンでは、高ダイナミック・レンジと高精度が求められます。ADコンバータ(ADC)のダイナミック・レンジを向上させるには、プログラマブル・ゲイン・アンプを追加するか、あるいは複数のADCを並列に動作させて、後段のデジタル処理によって結果を平均する方法がありますが、これらの方法は、電力、スペース、コストの制約があるため非現実的です。オーバーサンプリングを行えば、ADCは低コストで高ダイナミック・レンジを達成でき、同時にスペース、熱、電力の厳しい設計条件にも対応することができます。
  Overrange Flag Indicate...  
In contrast, with older converters that exhibited rollover, a 12-bit converter whose input was at positive full scale + 1 LSB might have an output of 0000 0000 0001 instead of all 1’s. The user would know from the OR output that the ADC had been overranged and that the data should be ignored.
現代の高速ADCの大部分にはオーバーレンジ(OR)フラグがあります。この出力ビットは、一般にコンバータの出力データと同期していて、アナログ入力サンプル値がコンバータのフルスケール入力レンジを越えたことを示します。オフセット・バイナリ・コーディングを使用したADCを考えてみましょう。入力信号がコンバータの正側のフルスケール・レンジを越えると、ADCは出力データをクリップし、出力データはすべて1(12ビットADCの場合は1111 1111 1111)になります。入力信号値が負側のフルスケール・レンジを下回ると、出力はすべて0(12ビットADCの場合は0000 0000 0000)になります。どちらの場合も、ORビットが設定されていて、サンプル中に入力がレンジを超過したことを示しています。
  Isolating the Key Detai...  
Unconnected channels on CMOS switches and MUXes, whether on a separate chip or part of a multi-input ADC, can pick up signals from stray electrostatic fields and inject them into the substrate of the chip, turning on spurious substrate deviceseven if the unconnected channel is disabled.
CMOSスイッチやMUXに未接続のチャンネルがあると、それがADCと別のチップ上のものでも多チャンネル入力ADCの一部であっても、また、たとえディセーブルにされていても、漂遊静電界から信号を拾って、チップのサブストレートに信号を注入して、スプリアスのサブストレート・デバイスをターンオンすることがあります。こうしたデバイスのリーク電流によってアクティブ・チャンネルの性能が低下し、チップを共有するADCの性能まで低下させてしまうことがあります。
  Correlating Specificati...  
First, the SNR test is performed with a 30-MHz input signal at a –1 dBFS level, while there is no signal for the grounded input histogram test. Will this make a difference? The jitter induced noise at the output of an ADC can be estimated as
おや、1.47  1.24ですね。これはどういうことでしょうか?この食い違いを解消するにはいくつかの点を考慮する必要があります。まず、SNRテストは–1 dBFSレベル、30 MHz入力信号で行われますが、グラウンド入力ヒストグラムのテストでは信号はありません。これで値に差がでるのでしょうか?ADC出力のジッタ誘起ノイズは次式で推定することができます。
  Programmable ADC Input ...  
When budgeting for cost, performance, and power dissipation of the entire system, the lower signal range means that 1.7 dB less gain is needed upstream of the ADC, perhaps allowing the use of a lower power op amp with a lower gain-bandwidth product.
では、なんの得もないのに、どうしてSNRを下げるのでしょうか?コンバータは、システム・レベルで見るとパズルの一片にすぎません。システム全体のコスト、性能、消費電力を考慮した場合、信号範囲を狭くするのはADCの上流側で1.7dBゲインを小さくする必要があり、これによっておそらくゲイン帯域幅積の小さい低消費電力オペアンプが使用可能になるからかもしれません。つまり、コンバータのノイズ性能の低減を許容できるのであれば、システムの別の部分でポジティブなトレードオフを見つけることができるでしょう。
  Practical Filter Design...  
Utilizing oversampling and a decimation filter, the SNR improvement can be derived from the theoretical SNR for an N-bit ADC: SNR = 6.02 × N + 1.76 dB + 10 × log10[OSR], OSR = fs/(2 × BW). Note that, this formula only applies to ideal ADCs in which there is only quantization noise.
SAR 型和Σ-Δ 型ADC 正在稳步实现更高的采样速率和输入带 宽。以两倍奈奎斯特速率对一个信号过采样,会将ADC 量化 噪声能量均匀扩散到两倍频段中。这样便很容易设计数字滤波 器来限制数字化信号的频带,然后通过抽取来提供所需的最终 采样速率。这种技术可降低带内量化误差并提高ADC SNR。 它还能放宽滤波器滚降要求,从而减轻抗混叠滤波器的压力。 过采样降低了对滤波器的要求,但需要更高采样速率ADC 和 更快的数字处理。
  Differential Signals Al...  
Driving Miss ADC
FEB 2009
  Slow Starting ADCs | An...  
To save power, my ADC is powered up only to make a measurement. The system is very accurate in continuous operation, but completely unpredictable when power is strobed.
節電のため、私の A/D コンバータ(ADC)は測定のときだ け起動するようにしています。連続動作ではシステムは非常に 正確なのに、電源を入れたり、切ったりすると全く予測不可能 になってしまいます。
  Tick-Tock, Tick-Tock | ...  
To give numbers, a perfect ADC (no imperfections of any sort) working with a 100 MHz signal and a clock with one pico second (1E-12 seconds) rms jitter cannot achieve a resolution greater than 10 bits.
エッジが早過ぎると、サンプリングされた信号はまだ正しい値になっていません。エッジが遅過ぎると、信号は先に行き過ぎています。このため、サンプリングが行われるシステムで精度を上げるには、システム・クロックのジッタを十分に低くしなければなりません。実際、周波数精度はたいして重要でないことが多いのです。言うまでもなく、サンプル信号の変化が速いほど(高周波になるほど)、一定のジッタに対する誤差は大きくなります。クロック周波数は無関係です。重要なのは、サンプリングされるアナログ信号の周波数(ADCの場合)か、論理合成される信号の周波数(DACの場合)です。
  ADCs for High Dynamic R...  
Oversampling is performed by sampling the input signal at much higher rate than the Nyquist rate (twice the signal bandwidth) to increase the signal-to-noise ratio (SNR) and effective number of bits (ENOB). When the ADC is oversampled, the quantization noise is spread such that most of it occurs outside the bandwidth of interest, resulting in increased overall dynamic range at low frequencies.
オーバーサンプリングでは、ナイキスト・レート(信号帯域幅の2倍)よりもはるかに高いレートで入力信号をサンプリングし、S/N比と有効ビット数(ENOB)を増大します。ADCをオーバーサンプリングすると、量子化ノイズが拡散して、そのほとんどが対象の帯域幅の外側に生じるため、低周波数での総合的なダイナミック・レンジが増大することになります。対象の帯域幅の外側のノイズは、図1に示す後段のデジタル処理で除去することができます。オーバーサンプリング・レート(OSR)は、サンプリング・レートをナイキスト・レートで割った値です。オーバーサンプリングによるダイナミック・レンジの改善(ΔDR)は、ΔDR =log2 (OSR) × 3dB となります。たとえば、ADCを4倍オーバーサンプリングすることでダイナミック・レンジが6dB増大、つまり分解能が1ビット追加されることになります。
  Sigma Delta Converters ...  
There is a definite theoretical minimum limit to the possible noise of an analog-to-digital converter (ADC). When an ADC samples a signal at a frequency of fs the digital output contains the signal and this "quantization noise" is usually spread evenly from dc to fs/2.
A/Dコンバータ(ADC)の動作に起因するノイズには、明確な理論上の最小限度があります。ADCが周波数fsで信号をサンプリングした場合、その結果のデジタル出力にはそのノイズ信号が含まれ、この「量子化ノイズ」は一般にDCからfs/2まで均一に分布します。Kfsという高いレートでサンプリングすると、そのノイズ信号はDCからKfs/2までの広い帯域に広がって分布します。デジタル・フィルタによってfs/2を超えるすべてのノイズを除去すれば、デジタル出力のS/N比(SNR)が改善し、その結果ADCの分解能が向上します。
  Practical Filter Design...  
The designer should ascertain that the RC filter in front of the ADC can fully settle within the target acquisition time. This is especially important for precision ADCs requiring a larger input current or having the equivalent smaller input impedance.
算出的RC 滤波器是一个低通滤波器,截止带宽为3.11 MHz。 但是,某些设计人员可能会意识到,3.11 MHz 远大于100 kHz 的输入信号频率,因此,该滤波器无法有效降低带外噪声。为 实现更高动态范围,可以换用590 Ω 电阻,以获得100 kHz 的 –3 dB 带宽。这种方法主要有两个问题。由于通带中会有更多 衰减,对于AD7980 ADC 示例,100 kHz 附近的幅度衰减最高 可达30%,因此,信号链精度会大大降低。带宽越小,则建立 时间越长,这使得AD7980 的内部采样保持电容无法在指定的 采集时间内完成充电,因而无法执行下一次有效转换。这导致 ADC 转换精度降低。
  Are Your Filters Filter...  
The stop-band should continuously reject unwanted frequencies well beyond the converter's analog internal front-end bandwidth (e.g. ADC sample rate is 100MSPS, input bandwidth is 1GHz; AAF must reject frequencies up to 1GHz, not Nyquist (50MHz)!
ストップバンドでは、コンバータのアナログ内部フロントエンド回路の帯域幅をはるかに超える不要な周波数を連続的に除去するようにします(たとえば、ADCのサンプル・レートが100MSPS、入力帯域幅が1GHzの場合、AAFはナイキスト帯域(50MHz)ではなく1GHzまでもの周波数を除去しなければなりません)。さもないと、ストップバンド周波数応答が上昇し始めた場合に、フィルタ設計内に2番目のパスバンド領域ができてしまいます。この2番目のパスバンド領域はストップバンドに入るはずですが、まだコンバータのアナログ内部フロントエンド帯域幅内に残っていると、不要なノイズやスプリアスが本当の対象帯域に折り返される可能性があります。
  Keeping Your A/D Conver...  
Jitter or noise on a clock signal can only corrupt an ADC's timing when present around the threshold region of the ADC's clock input. Increasing the slew rate of the clock signal decreases its transition time, thus reducing the amount of time that noise is present during the threshold period.
クロック信号上のジッタ、またはノイズがA/Dコンバータ(ADC)のタイミングを損なうおそれがあるのは、ADC用クロックがその入力のスレッショールド領域の付近にあるときだけです。クロック信号のスルーレートを上げれば、その遷移時間が短くなり、スレッショールド期間にノイズが存在する時間も減少します。このようにして、システムに生じるRMS(実効値)ジッタが効果的に減少します。たとえば、70MHzのアナログ入力に対し、RMSジッタが最小100fsの12ビットADCの場合は、1V/nsのスルーレートが必要になります。
  Sigma Delta Converters ...  
If the digital output from the Σ-Δ modulator is filtered to remove HF, leaving the frequencies from dc to fs/2 (where the wanted signals are) then the SNR and resolution of the digital output are improved. A Σ-Δ ADC simply consists of a Σ-Δ modulator and a digital low-pass filter, both of which are easily made with modern high density digital technology.
HFを取り除くためにΣΔモジュレータからのデジタル出力をフィルタ処理し、DCからfs/2までの周波数(ここに求める信号があります)を残せば、デジタル出力のS/N比と分解能が向上します。ΣΔ ADCはΣΔモジュレータとデジタル・ローパス・フィルタのみで構成されていますが、モジュレータもフィルタも最新の高密度デジタル技術によって簡単に製造できるものです。ΣΔ ADCの原理は40年以上も前から知られていましたが、チップに組み込めるようになったのは比較的最近のことです。
  What's the (Converter) ...  
Narrowband applications (narrow being relative to the ADC's full Nyquist bandwidth) usually operate at high intermediate frequencies (IF). They typically use only 5 to 20 MHz of bandwidth in the 2nd or 3rd Nyquist zone, with a center frequency ≥190 MHz.
ナローバンド・アプリケーション(A/D コンバータの完全なナイキスト帯域幅に比べてナローという意味)は、通常、高い中間周波数(IF)で動作し、190MHz以上の中心周波数で、2次または3次のナイキスト領域の5 ~ 20MHzの帯域幅だけを使用するのがふつうです。この設計で必要なのはナイキスト帯域幅の一部だけですが、アンチエイリアシング・フィルタを実装するために未使用の帯域幅が必要になることもあります。このようなアプリケーションでは一般にトランスやバランが使用されますが、これらの周波数で性能が十分であればアンプを使用することもできます。
  Sigma Delta Converters ...  
There is a definite theoretical minimum limit to the possible noise of an analog-to-digital converter (ADC). When an ADC samples a signal at a frequency of fs the digital output contains the signal and this "quantization noise" is usually spread evenly from dc to fs/2.
A/Dコンバータ(ADC)の動作に起因するノイズには、明確な理論上の最小限度があります。ADCが周波数fsで信号をサンプリングした場合、その結果のデジタル出力にはそのノイズ信号が含まれ、この「量子化ノイズ」は一般にDCからfs/2まで均一に分布します。Kfsという高いレートでサンプリングすると、そのノイズ信号はDCからKfs/2までの広い帯域に広がって分布します。デジタル・フィルタによってfs/2を超えるすべてのノイズを除去すれば、デジタル出力のS/N比(SNR)が改善し、その結果ADCの分解能が向上します。
  Keeping Your A/D Conver...  
Jitter or noise on a clock signal can only corrupt an ADC's timing when present around the threshold region of the ADC's clock input. Increasing the slew rate of the clock signal decreases its transition time, thus reducing the amount of time that noise is present during the threshold period.
クロック信号上のジッタ、またはノイズがA/Dコンバータ(ADC)のタイミングを損なうおそれがあるのは、ADC用クロックがその入力のスレッショールド領域の付近にあるときだけです。クロック信号のスルーレートを上げれば、その遷移時間が短くなり、スレッショールド期間にノイズが存在する時間も減少します。このようにして、システムに生じるRMS(実効値)ジッタが効果的に減少します。たとえば、70MHzのアナログ入力に対し、RMSジッタが最小100fsの12ビットADCの場合は、1V/nsのスルーレートが必要になります。
  Correlating Specificati...  
where the input full scale range (FSR) is specified in LSBs and the SNR is specified in dBFS (decibels relative to full scale). As an example, from the grounded input histogram shown in the AD9434 12-bit, 500-MSPS ADC data sheet (Figure 25), the input referred noise is 1.24 LSB rms.
ここで、入力フルスケール範囲(FSR)はLSB単位、SNRはdBFS(フルスケール基準のデシベル値)単位です。たとえば、12ビット、500 MSPSのADC、AD9434のデータシートのグラウンド入力ヒストグラム(Figure 25)によると、入力換算ノイズは1.24 LSB rmsです。仕様の表を見ると、入力周波数が30 MHzから450 MHzでのSNRの代表値は65.9 dBFSから63.5 dBFSまでとさまざまです。さて、計算式にはどの数値を使用すべきでしょうか?SNRはグラウンド入力ヒストグラムの結果と比較する必要があります。現代の単電源ADCの場合、入力はオープンでグラウンド電位に接続しないため、単電源動作のADCの入力はアナログ電源の中央値にシフトします。SNRはDCで測定しないため、最小入力周波数の30 MHzを選択してください。入力ノイズは次式で求めることができます。
  Resolution vs. ENOB | A...  
As I told my friend the story, he knew where I was headed. We had just talked about a 12-bit ADC that was a real winner 25 years ago, when the state of the art throughput rate was 50 times slower—only 10 MSPS.
私がこの話をしているときに、友人には私の話の落ちがどこにあるのかわかりました。私たちが話していた12ビットADCは、25年前では正真正銘の勝組だった製品なのです。当時の最高レベルのスループット・レートは現在の製品の50分の1、わずか10MSPSでした。私たちは古いデータシートを引っ張り出しました。そうです、間違いなくENOBは10.5とありました。
  Isolating the Key Detai...  
Unconnected channels on CMOS switches and MUXes, whether on a separate chip or part of a multi-input ADC, can pick up signals from stray electrostatic fields and inject them into the substrate of the chip, turning on spurious substrate deviceseven if the unconnected channel is disabled.
CMOSスイッチやMUXに未接続のチャンネルがあると、それがADCと別のチップ上のものでも多チャンネル入力ADCの一部であっても、また、たとえディセーブルにされていても、漂遊静電界から信号を拾って、チップのサブストレートに信号を注入して、スプリアスのサブストレート・デバイスをターンオンすることがあります。こうしたデバイスのリーク電流によってアクティブ・チャンネルの性能が低下し、チップを共有するADCの性能まで低下させてしまうことがあります。
  Slow Starting ADCs | An...  
Alexei, whom I met at a seminar in Novosibirsk in Siberia, was no exception. He complained that his ADC (analog-to-digital converter) was badly out of specification and sometimes did not work at all, but was reluctant to provide details of his system.
安全保障に執着していたソビエト体制の副産物で、ロシア人はアプリケーションの問題があっても、詳しい内容を人に教えるのをどうしても嫌がることがあります。シベリアのノボシビルスクで開催されたセミナーで出会ったアレクセイも例外ではありませんでした。彼のADコンバータが仕様をひどく逸脱し、場合によっては全く動作しなくなることもあると言うのです。けれども、システムの詳細を話そうとしてくれません。そこで、私はいくらかのウォッカとキャビアとブリニをごちそうし、母なるロシア、女帝エカテリーナ、シベリア横断鉄道、世界中のアナログ・エンジニアのために乾杯しました。そこでやっと彼は打ち解けて、実はADCを起動するのは変換する間だけで、その後は電源をシャットダウンしていると教えてくれました。
  Wideband A/D Converter ...  
When choosing an ADC, always remember:
アンプは本質的に出力負荷の影響から入力信号源を分離しているため、影響を受けやすい入力信号源を取り扱う場合、トランスよりも便利である。
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AD8138 Low-Distortion Differential ADC Driver
AD8139 :超低ノイズ完全差動ADCドライバ
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AD9446 16-Bit, 80-/100-MSPS Buffered ADC
AD8138 :低歪み差動ADCドライバ
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AD9445 105-/125-MSPS 14-Bit, 5-/3.3-V, Buffered ADC
AD9446 :16ビット、80/100MSPS、バッファ付きADC
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A. Figure 12 shows four examples of ADC input configurations using a transformer.
差動測定のADC入力を見ると(図11)、入力信号がはるかにクリアであることがわかります。クロックに関連する「破損」グリッチは消滅しています。差動信号に固有の同相ノイズ除去によって、電源、デジタル信号源、電荷注入のいずれの同相ノイズも相殺しています。
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